간단한 조작

https://012vision.tistory.com/entry/Vivado-%EC%A1%B0%EC%9E%91-%EC%A0%95%EB%A6%AC012vision.tistory.com

사진 참고 바람

• Simulation에서 Divider 만들기

• Simulation한 파형 저장

• LUT Schematic 보기

  1. Flow Navigator -> RTL Analysis -> Open Elaboration에서 RTL Schematic

  2. 3 I/O로 설정 변경 후 ctrl+s로 Constraints 저장

  3. Source에서 확인 가능

  4. Run synthesis 실행 후 Schematic 실행 시 Gate에서 LUT로 변한 것 확인 가능

• Chip Implementation 정보 확인

  • 상단 layout에서 I/O planning에서 Chip I/O에 대한 I/O Standard 와 Pin Assignment 에 대한 정보를 기술하고 그 내용들이 적용된 모습 확인 가능

  • IMPLEMENTATION 아래의 Run Implementation 실행 후 Device와 같은 결과 확인 가능